fpga:timing violation

[Aino]

Hola,

Dispongo de un cRIO 9074, con una FPGA spartan-3 2M. He diseñado una VI para generar una chirp desde la FPGA. La primera compilación no me generó error alguno, sin embargo, después he añadido la función de interrupción (adjunto VI), y por lo tanto un "sequence", y me ha dado error temporal (adjunto imagen con el error). Es extraño, porque la ocupación de la FPGA es baja (adjunto imagen con el resumen). No comprendo las ventanas donde se informa de los errores.

1.- Qué significa Non-diagram component? A qué ahace referencia?

2.- En base a qué se calculan los valores que aparecen en Cloks Maximun (Mhz)?

Se que para mejorar los tiempos hay que hacer pipeline, pero me gustaría comprender el origen de estos errores. He buscado información pero no doy con ella,

Gracias,

[Jorge_C]

Hola aino!

Antes de nada, para conseguir que tu VI compile, te paso un link:

http://digital.ni.com/public.nsf/allkb/EE940C191DDCE9CE86256E5500783A4D?OpenDocument

Después, lo primero que resalta de tu VI son los puntos de coerción (puntos rojos pequeños a la entrada). Para evitarlos, podrías poner todos los controles con la misma representación.

Para entender mejor lo que preguntas, hay un artículo en la ayuda de LV que te puede ayudar mejor que yo. El artículo se llama Timing Violation Analysis Window (de hecho hay un link a otro artículo que se llama Fixing Timing Violations que te puede ser de ayuda).

Ese parámetro del Clock Maximum se calcula con el la frecuencia de reloj mínima que necesita un determinado componente y la frecuencia máxima que tu placa le puede dar.

Espero haberte sido de aydua, un saludo!!