Formation FPGA

[btsmci.saumur]

Bonjour

Je suis actuellement en train de réaliser la formation FPGA disponible sur le site NI et je suis arrivé à l'exercice 5-1.(Boucle while cadencé par un loop Timer sur un PCIe-7852R en mode d'exécution simulé ). J'ai téléchargé la solution et lorsque que je lance le VI la boucle semble ignorer le cadencement du loop timer et ce déroule a une vitesse extrêmement rapide. Sachant que je n'ai apporté aucune modification au VI ainsi qu'au projet fourni par NI je ne comprend pas pourquoi le cadencement de la boucle ne suis pas celui du loop timer.

[ML927]

Salut,

Il me semble qu'en simulation FPGA, la gestion du temps est un peu différente et que donc ta boucle ne sera pas forcément cadencée "correctement". Ce que semble appuyer ce document : http://zone.ni.com/reference/en-XX/help/371599K-01/lvfpgahelp/running_fpga_vi_on_emulator/ (lire la dernière partie)

[btsmci.saumur]

Merci de ta réponse,

Le seule truc qui me chagrine encore c'est que dans la formation FPGA il nous montre le VI en action et son cadencement correspond exactement a celui du loop timer. Comme je n'ai apporté aucune modification au VI le problème peut-il venir de ma version de labview  qui est plus récente que celle de l'exemple.

[ML927]

A priori je ne vois pas de raisons pour que la version de LabVIEW change quoi que ce soit au comportement du VI. Es-tu sûr que l'exemple donné dans la formation est bien réalisé en simulation ? Je n'ai pas accès à la formation et ne peux donc pas vérifier...

[btsmci.saumur]

Je viens de lancer un VI similaire sur mon CRio et cela fonctionne bien. Il semblerait donc que le problème venait effectivement du mode simulation qui se déroule en accéléré.

Merci pour ton aide.