From Friday, April 19th (11:00 PM CDT) through Saturday, April 20th (2:00 PM CDT), 2024, ni.com will undergo system upgrades that may result in temporary service interruption.
We appreciate your patience as we improve our online experience.
Bonjour, Je voudrais générer en sortie de compteur un signal de fréquence donnée, lorsque la gate en entrée de compteur est à l'état bas (par exemple) : jusque là, je sais faire. Mais, je voudrais aussi que le signal généré ait son premier front descendant synchronisé sur le front descendant de la gate. Est-ce possible (carte pci-6602) ? Si oui, comment faire ?
Je me permets de vous recontacter suite à votre question de synchronisation.
Je vous envoie le VI avec lequel j'ai travaillé (avec 6602). Il permet la génération d'un train d'impulsion (fréquence et cycle variables) lorsque la gate est à l'état bas. La synchronisation gate et sortie a lieu sur le premier front descendant de la gate. Cependant, le front descendant de la gate ne coïncide pas tout à fait avec le front descendant du train d'impulsion. Je m'explique : il reste un "retard" d'une demi-période correspondant à la généraion de l'état haut du train. Ce "décalage" a lieu étant donné que les paramètres d'entrées des fonctions sont des "polarités" et non plus des "fronts".
En espérant que cela réponde à votre question, Cdt
Bonjour, merci beaucoup pour votre aide. Je n'ai pas pour l'instant le temps de regarder le VI, mais ca devrait m'aider un peu, même si je ne programme pas avec labviews (j'utilise CVI 6.0). Julien
Bonjour, je vous réécrit juste pour savoir s'il est possible que je visualise, d'une manière ou d'une autre, le code source de votre VI (puisqu'il est écrit en C) ? Dans la mesure où j'utilise CVI 6.0, ceci m'aiderait peut-être un peu plus pour résoudre mon problème. Merci d'avance (si c'est possible du moins, sinon merci tout court pour votre aide déjà apportée 🙂 ) Julien
