NI產品與技術 討論區

[Compact RIO]

NI工程師你好:

想請問一下Memory和Shift Registers為何容量差距甚大。

memory是將資料記入於暫存記憶體中，再選擇位置叫出數據

Shift Registers則是資料會移動的。

如

在使用512個memory空間，與512個Shift Registers ，

在容量方面，512個Shift Registers應該無法燒入至CompactRIO-9014中。

而Memory可以。

在依我觀念而言，Memory 和 Shift Registers所使用的空間、大小應該是一樣，為何容量差異卻如此的大?

謝謝

[Billingsley]

底層使用FPGA的resource 是不同的。

請參考此篇討論。

如有不明瞭，請告知。

http://forums.ni.com/ni/board/message?board.id=170&message.id=317267&requireLogin=False

[Compact RIO]

我還是不太明暸其架構

他所介紹FIFO是跟Memory架構相同

都是使RAM和slices?

slices我不知道他的意思，不知可請工程師為我解說一下?

此外我突然想到FPGA有數百萬個邏輯閘，

邏輯閘不外呼就是OR、XOR、AND…等判別式，但這這樣說是對的嗎?如果正確那也不太可能利用到這麼多邏輯閘，

那定點參數、動態參數、加減、乘除是使用何種基底?

如以下例來說明

(一)、1.25+3.125=4.375 不知FPGA如何實現他(哪個是利用到邏輯閘、記憶體…等)

(二)、如一個動態範圍 0~1000，不知他如果構成

                如看不太懂的話 請提出來 我在作說明 

                                                                  謝謝

[Billingsley]

slices我不知道他的意思，不知可請工程師為我解說一下? 

以下這篇英文版知識庫說明slice的定義，
http://digital.ni.com/public.nsf/allkb/33D4F29F1483548586256D740058B428?OpenDocument

那定點參數、動態參數、加減、乘除是使用何種基底?

如以下例來說明

(一)、1.25+3.125=4.375 不知FPGA如何實現他(哪個是利用到邏輯閘、記憶體…等)

(二)、如一個動態範圍 0~1000，不知他如果構成

牽涉到內部R&D的設計，也不知道NI RD是否願意透露。

[iluvcali · Accepted solution]

你可以看這個連結來知道 slice 是什麼：

http://digital.ni.com/public.nsf/allkb/33D4F29F1483548586256D740058B428?OpenDocument

基本上 slice 是一個用在 logic cells 的單位，通常我們不會去算說 logic cells 用了多少。而以 Xilinx 來說，他們的定義是 1 slice ~= 2.25 logic cells。

電路當然是用邏輯閘組成而成的，以你要做一個加法或是乘法，就是用這些 AND, OR 等等的邏輯閘拼湊出來，以二進位的方式來做，還要考慮進位 (carry) 等等部分。有關的內容要在大學內修好幾門課才有辦法了解這些概念，我們很難在這裡講解得很清楚；如果你有興趣的話，建議你先從 Logic Design 開始看起，這是最入門的課，例如 Fundamentals of Logic Design byCharles H. Roth Jr.，再來的話你就要去讀跟 VHDL 相關的書籍才能知道這些底層到底是怎麼運作的。

[Billingsley]

關於你問到的兩個轉換過程(1. LVFPGA-> HDL code, 2. HDL code-> bitfile)

這兩過程恰恰都是非常關鍵也是EDA tool發展的核心

1. LVFPGA-> HDL code 超多客戶對這一塊很感興趣，小弟就常常遇到這類的問題，畢竟只要拉一拉程式就能自動轉成HDL code，那何必辛苦寫HDL code呢!但無奈NI並沒有說明如何轉，而且也把轉出來的HDL code加密，所以這一塊我也是沒有resource可查，這就要問 NI的RD 了，估計可能怕人逆推回去找出轉換的方法，到時候可能市面上不只LV-FPGA，可能還會出現GUCCI-FPGA等軟體競爭。

2. HDL code-> bitfile 這一塊則是凡使用FPGA的客戶都會感興趣的部分，因為這裡頭牽扯最重要的事情--最佳化。裡頭有更多可以玩的東西。這一轉換過程由Xilinx 的synthesizer完成。而這部分需要邏輯閘函式庫，而函式庫基本上包含了cell schematic, timing model, routing model, silicon physical layout等資訊。每家廠商出的synthesizer各有優缺點，所以目前才會出現百家爭鳴的情況，試想如果能夠出現某家synthesizer能提供最經濟的合成電路，最短的compile時間以及最佳的效能，那絕對無敵。但無奈目前還沒有這樣的廠商出現，所以這一塊就要問 synthesizer的RD(例如Xilinx的RD) 了

總結來說，這兩部分都是最核心、最機密的部分。 如使用LVFPGA，僅能依據NI所提供的方式來進行編程