Re : Retard sur la sortie d'une boucle condition

[guilb]

Bonjour

Je développe un banc d'endurance pour des électrovannes+pompes. Le but est d'alterné l'ouverture des electrovannes avec une activation de pompe correspondante suivant un cycle de 4,5 en fonctionnement et 25,5s au repos. Le cycle ce fait bien comme je le souhaite à part que la commande des électrovannes+pompe est en retard par rapport à l'affichage du coup lorsque mon cycle d'activation est censé être finit je suis en réalité au milieu du cycle. Ceci me pose problème pour l'enregistrement des données que je souhaite réaliser tous les 80 cycles mais surtout je ne comprend pas pourquoi j'ai ce problème.

J'utilise un PXI 1042 avec une carte PXI 6229 pour le pilotage des relais et une carte PXI-6689 pour l'acquisition le tout sour LabVIEW 7.1.

 Merci pour votre aide

Guillaume

[Rémi M]

Bonjour,

Qu'entendez-vous par "la commande des électrovannes+pompe est en retard par rapport à l'affichage"?

Egalement, à quoi correspond un cycle d'activation ? j'imagine 2 tours de boucle while (1 pompe en marche + 1 en attente) ?

J'ai simulé votre materiel pour faire tourner le VI mais je n'observe rien de particulier, pourriez-vous illustrer le problème ?

A noter, par contre, que dans l'étape "pompe en marche" vous générez 10 pts de signaux carrés échantillonnés à 100 Hz, d'une periode de 0.6Hz (définis dans les VIs Express "simuler un signal").

En définitive, ces 10 premiers points sont toujours égaux à 0. Je ne suis pas sur que ce soit le comportement désiré ?

Bonne journée !

[guilb]

Merci de votre réponse. 

Mon problème est résolu. J'ai modifié le cadencement de l'écriture en tension pour le passer sur 1 échatillion (horloge matérielle) et ça fonctionne comme je le  souhaite.

Bonne continuation