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[Marco Sciò]

Salve a tutti,

ho creato un VI in LabVIEW FPGA che effettua un condizionamento di segnali i quali alimentano a loro volta due FIFO. Quest'ultime vengono poi lette da un secondo VI in LabVIEW Real Time. Per ora sto eseguendo i VI in modo simulato su una sb RIO 9632. I problemi sono i seguenti:

- Aggiungendo il target e selezionando come modalità di esecuzione -> Execute on the Development Computer, quando sul block diagram aggiungo un nodo, vedo     solo gli input digitali della scheda e non quelli analogici

- Non riesco a simulare il VI in Real Time e ottengo il seguente report :"The FPGA VI Execution mode, Execute on the Development Computer, is not supported on Real-Time targets"

- Nel VI Real Time in output dalle FIFO ottengo due array 1D che secondo il progetto dovrei dare in input ad una matrice in modo tale che ne costituiscano le righe, nel fare questo però in corrispondenza dei terminali di input del blocco Build Matrix vedo due segni rossi; a cosa sono dovuti??

Grazie anticipatamente

Ciao 

Marco

[Logan_081]

Gentile Marco,

Non ho ben chiaro come mai non visualizzi le uscite digitali. Hai provato a creare un altro nodo o stai cercando di accedere dallo stesso? Riesci dal progetto di LabVIEW a rilevare tutto lo stadio I/O dell'hardware?

Il messaggio che ricevi (The FPGA VI Execution mode...) è piuttosto chiaro ed esaustivo. Ovvero la configurazione che stai cercando di eseguire non è supportata. Nel seguente documento viene spiegato il perchè ed in che modo puoi aggirare il problema:

Testing An FPGA VI Called by a Real-Time VI Running in Emulation Mode

I punti rossi a cui fai riferimento, sono noti con il nome di Punti fi Coercizione. In pratica, LabVIEW ti sta informando che sta effettuando un casting del tipo di dato da un formato (in genere più piccolo) ad uno più grande. Questo in genere avviene con funzioni aritmetiche o, come in questo caso, con input che differiscono per il tipo di dato e che devono essere uniformati a uno di output condiviso. In genere non è un problema, va prestata tuttavia attenzione perchè posso portare ad un uso ingente di risorse laddove vi siano operazion matriciali di una certa portata o molte ripetizioni di una stessa operazione durante l'esecuzione del programma.

Eliminating Coercion Dots When Using File Functions in LabVIEW

Fammi sapere se ci sono ulteriori domande o dubbi.

Cordialmente

[Marco Sciò]

Salve,

innanzitutto grazie per le informazioni esaustive. Dal progetto rilevo tutti gli I/O, sia digitali che analogici, ma nel VI FPGA nel nodo vedo solo i digitali..

Grazie ancora..

Cordiali Saluti 

[Marco Sciò]

Allora, ho seguito i consigli per "aggirare" il problema della modalità simulata, ma quando tento di eseguire il VI che prima era sotto RT e ora è sotto My Computer mi viene segnalato l'errore seguente:

"The specified FPGA VI must be compiled in order to be used from the FPGA Interface." 

a cosa può essere dovuto?